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简述基于eda软件的fpga/cpld设计流程主要包括哪几个步骤
1、EDA技术的设计流程：设计输入用一定的逻辑表达手段表达出来。逻辑综合将用一定的逻辑表达手段表达出来的设计经过一系列的操作，分解成一系列的逻辑电路及对应关系（电路分解）。
2、设计输入 用一定的逻辑表达手段表达出来。逻辑综合 将用一定的逻辑表达手段表达出来的设计经过一系列的操作，分解成一系列的逻辑电路及对应关系（电路分解）。
3、通常可将FPGA/CPLD设计流程归纳为以下7个步骤，这与ASIC设计有相似之处。设计输入。Verilog或VHDL编写代码。前仿真（功能仿真）。设计的电路必须在布局布线前验证电路功能是否有效。
在PLD开发中提高VHDL的综合质量
1、就是最终可以用FPGA内部寄存器的逻辑来实现比如，加法、减法、乘法、赋值什么的都是可综合的，但是如，文件读写等仅能在仿真中使用，不可能烧写到FPGA中去。所谓综合，就是将设计向前推进的过程。
2、其开发工具-MAX+PLUS II是较成功的PLD开发平台，最新又推出了Quartus II开发软件。Altera公司提供较多形式的设计输入手段，绑定第三方VHDL综合工具，如：综合软件FPGA Express、Leonard Spectrum，仿真软件ModelSim。 ②ILINX：FPGA的发明者。
3、PLD的在线编程能力和强大的开发软件，使工程师可以在几天，甚至几分钟内就可完成以往几周才能完成的工作，并可将数百万门的复杂设计集成在一颗 芯片内。PLD技术在发达国家已成为电子工程师必备的技术。
如何实现CPLD计数功能的调试??
在always中写上一个复位信号rst和时钟驱动信号clk，两个共同作用，rst有效则复位，clk有效则计数，如此做就可以了啊。
可以在编程软件上进行程序调试，在菜单栏中的调试框中，打开“在线调试环”，选择下发程序的端口，即可在线调试。可在触摸屏软件上实现在线模拟，进行程序调试。
利用减计数Rd=0，反向=0，CPd=1，实现计数器按8421码递减进行减计数。利用借位输出端反向BO与下一级的CPd连接，实现计数器之间的级联。利用预置数反向LD端实现异步置数。
先假设6个的静态内容你已经知道了，分别为DATA0[6：0]，DATA2[6：0]...DATA5[6：0]，你先定义一个6计数器对时钟循环计数，cnt = 0，1，...5 反复循环。
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