ise编译不报错但部分功能不能实现（ise提高编译速度）

本篇目录：

1、因为你没有编译glbl.v文件。需要在仿真脚本文件里添加vlog d：/ise15/setup/15/ise_ds/ise/verilog/src/glbl.v。

2、大哥，你的时钟呢，难道你做的是组合逻辑电路吗？如果是时序逻辑，你的stimuli在哪呢？还要记得仿真不是针对你的实体，而是针对你的整体(包括你的Testbench)。把你的信号向量展开然后再截图吧，这样清晰一些。

3、这是芯片内部的一些逻辑单元的时序情况，只要输出是正确的，不会影响整体的设计功能的，你可以下载到硬件系统中验证一下就知道了。

应该是时钟约束，没有优化好，hold time保持时间违背。看看能不能修改SDC文件，或者工程设置里面有没有优化hold time的选项。

但是，用ISE仿真器仿真时，每次的仿真波形都是0，即仿真不了.按说我的都能正常工作... 我用VerilogHDL在ISE 2环境下编写的程序，能够综合，产生下载文件，在目标板上也能实现相应的功能。

元器件模型设置问题如果电路图设计无误，则可能是元器件模型设置的问题。如果使用的元器件模型有误或者不完整，会导致仿真出错。建议使用proteus自带的元器件模型，或者下载其他厂商提供的完整模型库。

因为你没有编译glbl.v文件。需要在仿真脚本文件里添加vlog D：/ise15/setup/15/ISE_DS/ISE/verilog/src/glbl.v。

ise把你的信号综合掉了，你找到这个信号名字，把他设成不可综合，具体怎么设自己百度。这个是基础问题吧，一般的书上都有。

1、这种情况很有可能是由于您的浏览器的缓存或者浏览器的插件导致的。首先，您可以尝试清除浏览器的缓存，以便让浏览器重新加载网页。您也可以检查是否有任何插件或扩展程序在影响您的浏览器，并且禁用它们，如果是这样的话。

1、这是quartus给出的解释，就是说port是不能被重新定义或声明的。可以向这样改：也可以在定义port的时候在写成：output reg [7：0] dout，然后把出问题的那句删掉。

2、这样的问题，并不是像前者所说的那样，是芯片选错了。而是管脚封装的类型选错，导致map不成功，出现上述错误。若改变芯片的管脚package类型，比如将CP132改成FG320，上述错误就不会出现，当然要改成匹配的封装类型。

3、ISE的原理图主要用来检查核对实现细节，用于功能调试，或者时序优化。比如说一个含糊的逻辑描述，你的理解是A，综合器实现出的却是B，如果仿真发现功能问题，通过检查原理图核对是很方便的。

4、检查modelsim安装目录下modelsim.ini这个文件是否被损坏？还有就是vsim.wlf是否被锁定？有可能上次调用之后非法关闭造成的。

5、警告：醒髓汤：646信号分数分配但没有用。这无关的信号将被裁剪的优化过程。警告：醒髓汤：616 -无效的财产”syn_black_box 1”：没有附加dividerip。

1、ISE的原理图主要用来检查核对实现细节，用于功能调试，或者时序优化。比如说一个含糊的逻辑描述，你的理解是A，综合器实现出的却是B，如果仿真发现功能问题，通过检查原理图核对是很方便的。

2、你的ucf文件有问题，看看是不是不小心把；写成中文的了或者是报错误的地方多加了空格或者少加了空格看不到你的ucf文件所以只能回答到这个程度了追问木有写错啊，在LOC前面加了空格还是一样的问题啊。。

3、从svn检索出来的项目利用import导入的时候丢失R.java文件，同时会出现Errors occurred during the build的错误提示。

4、解决方法：以兼容模式安装和运行xilinx ise 17就可以了。解决方法：先下载xilinx ise 17安装包，a、在xilinx ise 17程序右键-属性。b、选择“兼容性。c、在兼容模式下，勾选“以兼容模式运行这个程序”。

到此，以上就是小编对于ise提高编译速度的问题就介绍到这了，希望介绍的几点解答对大家有用，有任何问题和不懂的，欢迎各位老师在评论区讨论，给我留言。