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为什么74LS279的引脚中有3S2和1S2
1、LS279有四个R-S锁存器，每个R-S锁存器只有一个Q输出，没有Q非输出，其中两个R-S锁存器有两个直接置位控制端子。
2、LS279是R-S触发器，1~4为一个触发器，有两个置位输入端2和3脚，1脚和3脚输入高，并不能确定4脚的状态，要看2脚状态，2脚输入低电平，4脚输出为高电平，被置位。
3、ls279为四个/R-/S 锁存器，共有 54/74279 和 54/74LS279 两种线路结构型式，四个锁存器中有 2 个具有 2 个置位端（/SA，/SB）。当/S 为低电平，/R 为高电平时，输出端 Q 为高电平。
74LS279为什么1脚3脚输入高,4角应该输出高却输出低?
ls279的管脚图如下图所示 74ls279为四个/R-/S 锁存器，共有 54/74279 和 54/74LS279 两种线路结构型式，四个锁存器中有 2 个具有 2 个置位端（/SA，/SB）。
LS279就是4R-S触发器，每片上有四路R-S触发器。每路R-S触发器有R和S两个输入和一个输出端Q。
LS112 112是2JK触发器，第一引脚是第一个触发器的时钟脉冲CP1，2脚是K1，3脚是J1，4脚是置位端，低电平有效（即4脚为低时输出位高），5脚为Q1，6脚为Q1\，7脚为第二个触发器的反输出Q2\。
LS00是四-2输入与非门，芯片的1脚和2脚均输入高电平，3脚输出低电平，而6脚输出什么状态与1脚，2脚无关，因为4，5，6脚是又一个与非门。
LS175为4D触发器，是四个D触发器封装在一起的。1脚为0时，所有Q输出为0，Q非输出为1；9脚位时钟输入端，9脚上升沿将相应的触发器D的电平，锁存入D触发器。
当两个输入引脚vih和vil都为高电平时，输出y3为低电平；只要vih和vil中有低电平输入（无论是一个低电平还是两个），输出y3就是高电平。
74LS279芯片的逻辑电路和引脚分布
ls279的管脚图如下图所示 74ls279为四个/R-/S 锁存器，共有 54/74279 和 54/74LS279 两种线路结构型式，四个锁存器中有 2 个具有 2 个置位端（/SA，/SB）。
替换型号：CT54LS279/CT74LS27SN54LS279/SN74LS279。逻辑图：如图1－55－1所示。逻辑符号：如图1－55－2所示。管脚排列：如图1－55－3所示。
LS279是R-S触发器，1~4为一个触发器，有两个置位输入端2和3脚，1脚和3脚输入高，并不能确定4脚的状态，要看2脚状态，2脚输入低电平，4脚输出为高电平，被置位。
LS279就是4R-S触发器，每片上有四路R-S触发器。每路R-S触发器有R和S两个输入和一个输出端Q。
到此，以上就是小编对于74ls279d引脚图的问题就介绍到这了，希望介绍的几点解答对大家有用，有任何问题和不懂的，欢迎各位老师在评论区讨论，给我留言。
