本篇目录：
- 1、数电实验总结心得
- 2、【FPGA】时钟信号几种设计方法
- 3、基于FPGA技术的数字时钟万年历设计
- 4、数字电路时钟设计verilog语言编写--
- 5、数字电路、单片机和FPGA分别设计数字钟的优缺点
- 6、基于FPGA的多功能数字钟
数电实验总结心得
大一计算机实验心得(一) 计算机网络课程的实验不同于以前做过的C语言上机实验和数据结构上机实验，后两者都是编程的，要求的是个人对基础知识的掌握和熟练的应用，简单地说就是一个人的战场。
数电课程设计心得体会(一) 通过这次课程设计，加强了我们动手、思考和解决问题的能力。在整个设计过程中，我们通过这个方案包括设计了一套电路原理和PCB连接图，和芯片上的选择。
心得体会：刚接触使用一个新的软件，实验前一定要做好预习工作，在具体的实验操作过程中一定要细心，比如在引脚设定时一定要做到“对号入座”，曾经自己由于这一点没做好耗费了很多时间。
我认识到：数电设计每一步都要细心认真，因为任何一步出错的话，都会导致后面的环节发生错误。
【FPGA】时钟信号几种设计方法
1、当时钟域A检测到ACK信号时，将REQ信号置0，同时当时钟域B检测到REQ为0时，也将ACK信号置零。另外一种异步FIFO的方法就不多说，简而言之就是写入用时钟域A，读出用时钟域B。
2、首先说一下我们需要的硬件，至少三个数码管，分别来显示时，分，秒。七个按键，其中包括校对按钮，设置闹钟按钮，确定按钮，向上，向下，向左，向右（这四个是在校对时钟的时候使用的）然后说一下我们需要的模块。
3、时钟树（Clock Tree）：这是FPGA中最基本的时钟网络，用于将时钟信号从FPGA的输入端传输到各个内部模块。时钟树通常由一系列时钟源（例如，输入时钟、内部PLL产生的时钟）和时钟线组成。
4、ring signal=1，这个ring signal=1的信号要持续多久，就看你自己设计经过几个时钟周期，让其停止。而音调的高低：可以给蜂鸣器送不同的电压来确定。
5、若想掌握时钟设计方法首先需要了解建立时间和保持时间的概念。
基于FPGA技术的数字时钟万年历设计
1、数字钟的主体是计数器，它记录并显示接收到的秒脉冲个数，其中秒和分为模60计数器，小时是模24计数器，分别产生3位BCD码。BCD码经译码，驱动后接数码管显示电路。
2、/ 本实验实现一个能显示小时，分钟，秒的数字时钟。
3、以FPGA适配板为核心，设计并制作一款数字万年历。此数字万年历以“日”为基本计时单位，用8只数码管适时显示“年、月、日”。此万年历具有区分大小月、调整日期、生日提醒等功能。
4、三个164对应三行LED数码管。单片机P6-P0连接七个三极管作列驱动，共七列数码管，（实际有两行是六列）行列扫描共同形成万年历。其整个过程，如原理图所示。
5、ring signal=1，这个ring signal=1的信号要持续多久，就看你自己设计经过几个时钟周期，让其停止。而音调的高低：可以给蜂鸣器送不同的电压来确定。
6、首先说一下我们需要的硬件，至少三个数码管，分别来显示时，分，秒。七个按键，其中包括校对按钮，设置闹钟按钮，确定按钮，向上，向下，向左，向右（这四个是在校对时钟的时候使用的）然后说一下我们需要的模块。
数字电路时钟设计verilog语言编写--
假设 秒时间高电平为1秒钟。参考代码如下，module button( clk， rst， pp1s， disp)；input rst，clk；input pp1s； //秒时钟基准 output reg [7：0] disp[8：0]； //9个10进制数码管显示。
严格按照测试步骤：首先认真调查测试需求和仔细分析测试任务，然后 设计要求 用 verilong 语言编写程序，结合实际电路，设计一个 4 位 LED 数码显示 “ 秒表 ” ，显示 时间为 99~00.0 秒， 每秒自动减一， 精度为 0.1 。
设计一个音乐电路，如module song(clk_music， beep)；其中，clk_music为音乐电路的时钟输入，beep为扬声器的驱动脉冲。处理clk_music信号。要报时，必须要有报时的时间点，该时间点保存在寄存器中，如timer[23：0]。
数字电路、单片机和FPGA分别设计数字钟的优缺点
1、优势三：可重构。可重构指的是FPGA内部的逻辑可根据需求改变，减少开发成本。同时，使用FPGA复用资源比使用多个固定的ASIC模块为服务器省下更多的空间。
2、STM32由于有各种外设操作起来简单，可以处理模拟以及数字信号，适用于设计的控制电路FPGA应用也比较广泛，只能处理数字信号，但是能同时运行多条指令，也就是并行执行，这是单片机、ARM等比不了的，主要用于处理各种逻辑。
3、如果不上操作系统的话，基本上当单片机用（注意哟，单片机也可以上操作系统的）。特点是，控制速度比较快，但是复杂度上升了。FPGA，可编程逻辑器件。
基于FPGA的多功能数字钟
本文所设计的数字钟具有通过reset键对时、 分、 秒调整功能.该设计分为六个部分： 六进制计数器 counter6，十进制计数器 counter10 ，二四进制计数器 counter24， 时钟模块 bclock， LED扫描显示模块 ledctrl。
另外整点报时功能，需要加入一个信号ring signal（这个信号时接给蜂鸣器的），也就是当分计数器=59，秒计数器=59时。
数字钟的主体是计数器，它记录并显示接收到的秒脉冲个数，其中秒和分为模60计数器，小时是模24计数器，分别产生3位BCD码。BCD码经译码，驱动后接数码管显示电路。
编程简单。缺点：资源较少，处理速度较低，因此想用一段MP3音乐当闹钟这种功能是做不出来的。单片机设计数字钟：优点：可编程，设计灵活，FPGA处理能力比单片机强很多，因此可以实现很多扩展功能。缺点：复杂、成本高。
到此，以上就是小编对于fpga数字钟课程设计的问题就介绍到这了，希望介绍的几点解答对大家有用，有任何问题和不懂的，欢迎各位老师在评论区讨论，给我留言。
