本篇目录：
- 1、vivado中如何查看各模块综合耗时?
- 2、如何在Vivado中使用Tcl脚本替代约束
- 3、vivado取消runbackground
- 4、vivado安装教程
- 5、用数据来说明,Vivado的效率提高到底有多少
- 6、vivado是干什么的
vivado中如何查看各模块综合耗时?
输入report_utilization -hierarchical指令或者完成Implementation后，在Vivado IDE的Flow Navigator点击Open Implemented Design，然后选择report_utilization。
点击ProjectSummary可以查看编译进度。
这其实是一种比较繁琐的方法，更为方便的方法是，直接综合工程，在之后打开综合设计，在netlist中直接选中想要查看的信号，右键选择mark debug，即可将信号标记出来。
- 要那么多勾勾叉叉毛得用，鼠标一点OK才是境界，vivado进步了。HLS的输出sh不能作为IP直接被ISE使用，源代码可以。关于信号优化和debugger，小意思。但是，我不好意思代劳。
有几个又不正常，而在这个过程中SPI模块从未被修改过。我想一定是综合器在捣鬼，后来我在SPI正常的版本上查看chipplanner中spi的布局信息，然后将其逻辑锁定，再添加新的模块进来，结果发现，SPI果然没有受到影响。
如何在Vivado中使用Tcl脚本替代约束
本视频想您介绍了如何在Vivado项目中使用Tcl脚本来代替XDC约束文件做源文件。这些Tcl脚本支持更多的高级功能，包括looping， Procs，以及那些在普通XDC源文件管理中不被支持才客户代码。
report_clocks 在tcl console中输入“report_clocks”，可以列出所有的时钟，在约束中get_clocks时可以方便的引用。 reset_project 可以重置整个工程。
最终，Vivado Logic Analyzer的设置会以Tcl脚本的形式反应到XDC文件中。完成Implementation后，生成bit文件，打开Hardware Manager，下载并配置好FPGA，开始Vivado Logic Analyzer的使用。 下载好bit文件后的界面如下图所示。
然后在Vivado中点击reset runs，如图1所示，这样会清除所有潜在的已经生成的结果（清除综合的结果时可以选择自动清除实现的结果）。
vivado取消runbackground
1、vivado取消runbackground增量编译是VIVADO中的一项技术，即Incremental Compile，它是是Vivado提供的一项高阶功能。目的旨在当设计微小的改变时，重用综合和布局布线的结果，缩短编译时间。
vivado安装教程
1、先解压压缩包，磁盘空间够可以直接解压到当前文件夹，安装完成之后再删掉即可。打开解压后的文件夹，找到安装文件。tip：打开文件夹后最下方的文件就是它。
2、vivado安装如下：首先下载vivado webpack installer，目前最新版本为2011。开始安装，可以选择VIvado HL Webpack版本点击next继续安装。接下来的一步可以使用默认选项继续安装，但是这样占用的存储空间比较大。
3、首先要去下载vivado的安装包。建议去官网下载下载好了安装解压。这个时间有点长。安装好了就打开，打开之后会出现三个问题，三个全选I Agree，然后点击NEXT。
4、使用Vivado制作FPGA的简要流程在Windows下安装XilinxVivadoDesignSuite：XilinxVivadoDesignSuite安装文件，解压后得到安装目录：运行xsetup.exe文件，进入安装程序。如果提示要更新就直接点continue关掉。
5、解决方案1：vivado的安装源码在ZEDBOARD-SYNQ开发板的附带光盘中有，如果无光盘可以前往https：//下载。
6、下载完成后我们可以直接打开安装。等待进度加载，如果内存不足，或者其他硬件问题 可能会在这里引起崩溃。修改安装预备选项，差不多和装饰器差不多。
用数据来说明,Vivado的效率提高到底有多少
1、可以显著提高效率：因为不需要在多个软件间来回切换、调用，白白浪费大量的时间。
2、Vivado中则统一了约束格式和数据模型，在设计实现的任何一个阶段都支持XDC约束，可以生成时序报告，在每一步都能输出包含有网表、约束以及布局布线信息(如果有)的设计检查点(DCP)文件，大大缩短了运行时间。
3、你可能会手动备份代码，但是专业人士都是用版本控制器的，所以，为了提高工作效率，必须掌握GIT。文件比较器Beyond Compare也是个比较常用的工具。此外，你也可以使用System Verilog来替代testbench，这样效率会更高一些。
4、ASIC 不同，FPGA在通信行业的应用比较广泛。通过对全球FPGA产品市场以及相关供应商的分析，结合当前我国的实际情况以及国内领先的FPGA产品可以发现相关技术在未来的发展方向，对我国科技水平的全面提高具有非常重要的推动作用。
5、需要说明的是，时钟比例设为了4：1，使用内存的数据线宽度是32bit，那么控制器用户端提供的数据线位宽是：32×4×2=256 bit。
6、OpenCV的用户成千上万，OpenCV的设计无需修改即可在 Zynq器件的ARM处理器上运行。但是利用OpenCV实现的高清处理经常受外部存储器的限制，尤其是存储带宽会成为性能瓶颈，存储访问也会限制功耗效率。
vivado是干什么的
Vivado会为IP子系统生成一个顶层文件，这样我们就可以对该系统进行综合、实现并生成bit流了。
将数据存储在数组中 从外部文件读取数据作为激励来源 对于存储在数组中和外部文件中的激励源，要进行定义数组进行存储。使用数组作为激励源 这里定义两个数组作为仿真的测试激励来源。
安装完成后其文件夹太大，可以删除。安装完了以后安装文件可以删除的。因为软件的原文件，只起安装作用，对于安装后的使用是不起作用的，所以可以删除。
FPGA设计不是简单的芯片研究，主要是利用 FPGA 的模式进行其他行业产品的设计。 与 ASIC 不同，FPGA在通信行业的应用比较广泛。
到此，以上就是小编对于vivado2020使用教程的问题就介绍到这了，希望介绍的几点解答对大家有用，有任何问题和不懂的，欢迎各位老师在评论区讨论，给我留言。
