本篇目录：
- 1、求助VHDL大神,quartusII怎么仿真啊,程序已经写好
- 2、请问写好一个VHDL程序后,怎么样一步步到仿真?
- 3、VHDL顶层程序设计模块如何仿真,
- 4、已经vhdl把程序输入到maxplus2里面,然后怎么样才能弄出仿真波形图?
求助VHDL大神,quartusII怎么仿真啊,程序已经写好
ii. 我们会看到一个让我们选择器件的页面。根据你的实际情况选择下面的设定。点击start compile，软件会自动帮你完成编译，然后关掉就好，至此你应该已经完成了库的编译。iii. 接下来我们需要在QII的仿真设定页面做一些修改。
首先打开Quartus 2，需要先引入pin脚用于输入输出。再点击菜单栏的波形设置，弹出的对话框第一行值改为100点击ok保存更改。然后点击菜单simulation选项选择options，选择自带的仿真工具。
Quartus 中调用modelsim的流程 设定仿真工具 assignmentèsettingèEDA tool settingèsimulation 选择你需要的工具。
在quartusII中建立一个激励文件，如果是用VHDL编写程序的，最好也用VHDL编写激励文件。然后用Modelsim软件进行仿真。quartusII在10以后就没有软件本身的仿真了，必须借助于modelsim等第三方软件。
在quartus ii的菜单栏依次选：edit→end time 在end time对话框中可以指定仿真的最大时间。最大以s为单位，最小以ps为单位。
请问写好一个VHDL程序后,怎么样一步步到仿真?
步骤4：选择目标器件并编译 在对文件编译前必须选定最后实现本设计项目的目标器件，执行菜单AssignDevice，弹出Device窗口。
本文介绍如何写testbench来仿真VHDL程序。
设计输入 根据需求分析和规划的结果，进行硬件描述语言（如VHDL或Verilog）的设计输入。这个阶段主要包括定义模块结构、逻辑功能和接口等。仿真与验证 在设计输入完成后，使用仿真工具对设计进行功能验证。
在quartus里面有一个end time ，里面可以设置时间，你需要仿真到多长都可以自己设置；还有就是那个时钟信号的周期可以调节的。
设置时钟，选择左侧R上面那个钟表样的图标，在里面设置 设置初值，第一种是直接选择波形赋值，第二种是选择对应信号右键、选择count value这个是用来赋递增的数值，比如1，2，3。。
VHDL顶层程序设计模块如何仿真,
quartus II里的file目录下creat/update，然后 creat symbol files for current file可以生成模块，然后新建一个bdf文件，双击空白处，会跳出对话框，加入你要的模块即可。
在quartus里面有一个end time ，里面可以设置时间，你需要仿真到多长都可以自己设置；还有就是那个时钟信号的周期可以调节的。
设置时钟，选择左侧R上面那个钟表样的图标，在里面设置 设置初值，第一种是直接选择波形赋值，第二种是选择对应信号右键、选择count value这个是用来赋递增的数值，比如1，2，3。。
我发现用代码写顶层文件，然后用testbench仿真，一切ok。
已经vhdl把程序输入到maxplus2里面,然后怎么样才能弄出仿真波形图?
1、首先选择左上角菜单的MAX+plusII选项，在其下拉菜单中选择编译器项Compiler，此编译器的功能包括网表文件提取、设计文件排错、逻辑综合、逻辑分配、适配(结构综合)、时序仿真文件提取和编程下载文件装配等。如图5所示。
2、）选中clk，在工具栏中点击Overwrite Clock按钮，打开图示对话框，将CLK周期设置为50ns。2）将clr设置为“0”（在波形图左边竖着的有个0矩形波）。
3、首先打开软件。打开之后点击画圈部分。next，然后填写工程储存位置，工程名字。工程建好之后，新建VHDL语言文件。这样就完成了，输入程序就可以了。注意事项：VHDL主要用于描述数字系统的结构，行为，功能和接口。
4、你这个只是一个模块的定义，你需要写一个testbench才能出波形。那个testbench里面主要提供一个时钟，一个reset和select信号。
5、设计输入 在主菜单中选取“File”→“New…”弹出如图对话框。选取“Text Editor file”使用文本设计方法，在弹出的文本编辑器中输入VHDL语言是设计代码并存盘，这样就完成了VHDL语言设计输入。
到此，以上就是小编对于vhdl仿真文件怎么写的问题就介绍到这了，希望介绍的几点解答对大家有用，有任何问题和不懂的，欢迎各位老师在评论区讨论，给我留言。
