本篇目录：
- 1、allegro软件常用功能操作技巧
- 2、Cadence画版图时改变全部金属层
- 3、谁知道cadence扇出总是扇出两个孔呀…自动扇出的…
- 4、cadence的virtuoso工具drc的作用?
- 5、一个带有bga封装的pcb板的手工布线的思路是什么?
allegro软件常用功能操作技巧
Allegro软件功能：拥有先进的技术，缩短了集成电脑的设计极大的帮助了用户省下大量的时间。还有人性化的设置，使用起来非常的有效果，大大提升了工作的效率和缩短了工作时间。
allegro鼠标右键缩放功能是allegro的一种快捷键，称之为笔画手势操作（Strokes），笔画操作（Strokes）功能是通过滑动鼠标来产生功能的，省去选择功能表或点击工具命令的时间。
相比以前的版本，Allegro SPB 13在设计小型化、HDI约束驱动流和3D显示方面得到了很大加强，使用户设计起来更加直观和高效。
如果是查看上面你发的焊盘或者via，你先使用鼠标选择焊盘或者via，右键选择“modify design padstack”--“single instance”，就可以进入“pad designer”界面了。在“drill diameter”查看通孔的尺寸。
快捷键设置 Allegro可以通过修改env文件来设置快捷键，这对从其它软件如AD或PADS迁移过来的用户来说，可以沿用以前的操作习惯，还是很有意义的。Allegro的变量文件一共有2个：一个是用户变量，一个是全局变量。
Cadence画版图时改变全部金属层
1、当然可以在find选项中之选Clines，选中所要换层的线以后右键会弹出一个对话框，如图，选chang to layer 再选择你想要换到层就可以了。
2、在科研时，使用Cadence画版图时，在结束DRC仿真后，需要做LVS仿真和ERC仿真。
3、首先打开NAND的layout的cell（因为我们是直接从上一个反相器的项目复制过来的，所以里面是inverter的版图）。把pin给删掉，如下图。复制一个pmos按照下图摆放（快捷键c），并且把ntap改为5列（选中之后按q）。
4、这和你现在使用的具体工艺库有关。以tsmc65N为例：PO是poly多晶硅，OD+NP是N+，OD+PP是P+，NW是N井，M1~8是金属1~8，比较常用的就这些吧貌似。
5、集成电路设计通常是以“模块”作为设计的单位的。例如，对于多位全加器来说，其次级模块是一位的加法器，而加法器又是由下一级的与门、非门模块构成，与、非门最终可以分解为更低抽象级的CMOS器件。
6、然后用metal1，和poly层连线，在LSW中选metal1/poly，然后快捷键 r ，画矩形 按快捷键 e ，把显示层改成0层 发现刚才连的线如下 加pin 效果如下 注意：若要修改pin的名字，直接选中那个text，然后q修改，是不行的。
谁知道cadence扇出总是扇出两个孔呀…自动扇出的…
没碰到到过种情况，请查看下这个过孔建的有没有问题，换一个过孔扇出试试。
是，铺铜会自动绕过孔如果您的设计超过二层，那么您就须要设定其内层铜箔的效果包括它的铺铜箔效果，所带的讯号名，避开的间距，内层切割等等的问题，通常铜箔分二种，正片铜及负片铜。
PCB扇出（fanout）与数字系统中的概念不同，它可以说指的是一个过程，也就是将某个元器件引脚走出一小段线，再打一个过孔结束（这个过孔通常会连接到平面层，当然也可以是信号线）的这个过程。
答案是：c 扇入和扇出的概念是指应用程序模块之间的层次调用情况。按照结构化设计方法，一个应用程序是由多个功能相对独立的模块所组成。扇入：是指直接调用该模块的上级模块的个数。扇入大表示模块的复用程序高。
扇入：是指直接调用该模块的上级模块的个数。扇入大表示模块的复用程序高。扇出：是指该模块直接调用的下级模块的个数。扇出大表示模块的复杂度高，需要控制和协调过多的下级模块；但扇出过小（例如总是1）也不好。
Place---Via Arrays---Matrix，选择area mode，选择网络和过孔，就可以放置过孔阵列了；如果放置 单个过孔，可点击 ，然后双击铜皮所在 位置 。
cadence的virtuoso工具drc的作用?
实现功能 在科研时，在做virtuoso版图设计时，需要对版图进行DRC校验。
SPICE是一个仿真的软件，用来电路方针。DRC的意思是设计过程中出现的错误，不是什么软件，和word里面的你输入了一些错字，word会自动在那些错字上面显示一个红色的标记一样。
而PCB版图设计是PCB高速互连设计平台，即PCB设计和硬件仿真建模。cadence IC版图设计包括VirtuosoLayoutSynthesizer，SchematicComposer，DRC，LVS等工具的使用。
目前，Calibre工具已经被众多设计公司、单元库和IP开发商、晶圆代工厂采用为深次微米集成电路的实体验证工具。Calibre具有先进的分层次处理功能，是唯一能在提高验证速率的同时，可最佳化重复设计层次化的实体验证工具。
原因是因为连线时，Snaptoconnectpoint没有勾选，直接连线，导致焊盘与焊盘的中心点没连接上，所以出现drc。需要将名称改为一致，把POWER属性改为passive。然后去掉PhysicalRules检查.。
放在存放工艺库文件的文件夹中。Virtuoso是Cadence公司推出的用于模拟或者数字混合电路仿真和射频电路仿真的专业软件。
一个带有bga封装的pcb板的手工布线的思路是什么?
- 确保元件和线路之间有足够的间距，以便于布线和维护。- 留出一定的空间用于调整布线，避免拥挤和交叉。 规划优化：- 在布线之前，仔细规划布线路径，考虑信号的整体路径和优化。
都应布置一个0.01PF的磁片电容，对于较大的芯片，电源引脚会有几个，最好在它们附近都加一个退藕电容，超过200脚的芯片，则在它四边上都加上至少二个退藕电容。
就可以得到一个和PCB图案一模一样的铜板电路走线，如下图。将第5步得到的覆铜板放入钻孔机按照PCB图的所有孔位置进行逐个打孔，最后就能把元器件对应焊接上去了，整个PCB制版流程就算到此结束。如下图。
连线精简原则：连线要精简，尽可能短，尽量少拐弯，力求线条简单明了，特别是在高频回路中，当然为了达到阻抗匹配而需要进行特殊延长的线就例外了，例如蛇行走线等。
并充分考虑和确定布线区域和非布线区域（如螺丝孔周围多大范围属于非布线区域）。第三：PCB布局。布局说白了就是在板子上放器件。
一般布局时选择50mil网格，布线选择5mil网格，孔距和器件距离设为25mil（让器件之间可以走线）板边的铺铜要距离板边20mil。PCB 板上延时为 0.167ns/inch.。
到此，以上就是小编对于cadence器件怎么旋转的问题就介绍到这了，希望介绍的几点解答对大家有用，有任何问题和不懂的，欢迎各位老师在评论区讨论，给我留言。
